VerilogHDL にようこそ。
当サイトは、月間 50,000PVを誇る！？旅行関連サイトです。管理人は、ZenTech と名乗る個人です。まぁ、旅行サイトで ***Tech ってのは世界ひろしと言えど多くはないですね、唯一無二かもしれない。
名は体を表すために、VerilogHDL のページを作りました。
verilogHDL とは：
インターネットの百科事典 ウィキペディア（Wikipedia）で調べると、該当無し。
そこで、今度は はてな？ に行ってみる。ここでも出てこない。そうか〜、ＶＨＤＬよりもローカルなのか・・・。
Yahoo!辞書でも出てきません。livedoor 辞書でも出てきません。ｍｓｎエンカルタ百科事典でも出てきません。そろそろ、真面目にアスキーデジタル用語辞典などを調べてみたが、ここでも出てきません。どうやらネット上には、verilogHDLの用語説明は無いみたい（ちょこっと説明ならあるかもしれないが）。なお、Googleで「verilogHDL」を検索しても 658 件しかヒットしません。「VHDL」なら 47,900 件なのに、この差はなんでしょうか？？？
と思ったが、早合点は禁物。「verilog」で探してみました。ウィキペディア（Wikipedia）で出てきたがverilog自体の説明はなく、ハードウェア記述言語の一つと書かれている。それなりに参考になるので
〜引用開始〜
ハードウェア記述言語（ハードウェアきじゅつげんご）は、デジタル回路、特に集積回路を設計するためのコンピュータ言語の一種である。一般にはHDL (Hardware description language) と呼称される。
特定用途向け集積回路（ASIC）の開発や、PLD・FPGA上に展開される論理回路の設計に用いられる。ソフトウェアを記述する為のプログラミング言語に近い記述形態を持つが、その意味論は大きく異なる。
他の人工言語と同様に様々な言語があるが、現在は米国防総省が開発に携わったVHDL、Gateway Design Automation社が開発したVerilog-HDLが広く利用されている。
HDLでは、一般にレジスタ・トランスファー・レベル （RTL） と呼ばれる抽象度でハードウェアを記述するのが主流である。このレベルでは演算器やレジスタとその間の信号伝達を用いてハードウェアを記述する。また、多くのHDLでは入れ子構造的に、ある回路のサブ回路に分けて設計する、あるいは既にある回路記述をサブ回路として利用することもでき、これによって設計の効率化と資産の再利用が行える。
RTLは論理回路の表現としては抽象的であるため、このままではハードウェアにする事はできない。その代わり、このレベルに適合したシミュレータを用いて、回路の論理的な動作を確認することができる（電気的特性などの再現は限られる）。ここで、回路の妥当性検証や性能見積もりを行う。
この後ゲート・レベル（論理回路が記述されるレベル）と呼ばれる抽象度の記述に展開する事で、集積回路を実現できる。この操作を論理合成と呼び、これを実行するためのツールを論理合成ツール と呼ぶ。
〜引用終了〜
ZenTech がバサットと説明すると VHDLの兄貴分的機能記述言語（歴史がちょっと長いため）、VHDLより曖昧記述が許される、VHDLより見た目Ｃ言語に近いような気がする。
フリーで使える開発環境：
ザイリンクス：ＰＬＤ市場で５０％以上のシェアをもつ会社。レイオフを行わず、FORTUNE 誌の「働きたい会社ベスト 100」の第 6 位にも選ばれている。無償 ISE WebPACK 7.1i は、ABEL や HDL 合成からデバイス フィッティング、JTAG プログラミングまで、無償のソフトウェア モジュールを提供する、理想的なダウンロード可能デスクトップ ソリューションです。 ISE WebPACK は、アワード受賞 ISE Foundation? デザイン ツールの一部で、ISE ツールへの無償インターネット アクセスを即座に提供します。ザイリンクスは、エラーのないダウンロードとシングル ファイル インスタレーションで常に最新のデザイン ソリューションを提供することで、有用な生産性を実現するソリューションを開発しました。
Lattice（ラティス）：低集積PLD製品が強い。伝播遅延は3.5ナノ秒で業界最速の製品がある。無償ソフトあるらしいが、Ｗｅｂサイトで見つけられませんでした。
ALTERA（アルテラ）：日本国内PLD市場をリードする（していた？）日本アルテラ、設立１５周年。無償 Quartus II Web Edition は、低コストFPGA および CPLD ファミリのデザイン（表1参照）に必要な機能すべてが含まれています。回路図とテキスト形式によるデザイン入力、verilogHDLとVerilog HDL 論理合成機能を内蔵、またサードパーティ・ソフトウェアもサポート、SOPC Builder システム生成ツール、配置配線、検証、プログラミング機能、Timing Optimization Advisor、Resource Optimization Advisor
シミュレーター：
やはり最初はCadence（ケーデンス）。Cadence NC-Verilog（以下NC-Verilog）は、信号/トランザクション・ベースのデバッグ環境、インテグレート・カバレッジ解析と共に、Verilog2001のほとんどの機能をサポートしたハイ・パフォーマンス、かつハイ・キャパシティなVerilogシミュレーションを提供します。NC-Verilogは、Incisive検証プラットフォームと完全なコンパチビリティを保っていますので、設計チームは、Verilog、VHDL、SystemC(r)、SystemC Verification Library（以下SCV）、PSL/Sugar、OVLアサーションをネイティブにサポートしているIncisive UnifiedSimulator、さらには、アクセラレーション・オンデマンドが可能なIncisive-XLD team verificationへと容易にアップグレードすることができます。
Mentor Graphics （メンター・グラフィックス）。Cadence ModelSim は業界でも最も幅広く使用され、生産性の高い HDL デバッグ機能を備えています。ModelSim PE は高パフォーマンス、使い易さ、優れた技術サポートで知られています。
他にもたくさんあるが、業界の人には「釈迦に説法」 その他の人には、ＦＰＧＡメーカーの無償開発ツールを使っていただければシミュレーションも出来るので問題ないと思うので、これ以上はシミュレーションツールの紹介しません。
| ★★★ 楽天市場でも売っている ＨＤＬ 関連 ★★★ | |
プログラム可能な論理素子PLD(Programable Logic Device)を使用したデジタル回路の自習学習セットです。解説書にはVHDL言語の解説も付いているので、VHDL言語の習得が早いです。
PLD MASTER (PM01/0028) |
ＳｙｓｔｅｍＶｅｒｉｌｏｇは、Ｖｅｒｉｌｏｇ ＨＤＬを新たに大幅に機能強化したものであり、デザイン、テストベンチ、形式的検証、Ｃ言語ベースＡＰＩが大幅に機能拡張されている。これらの拡張機能は、設計者、検証エンジニア、アーキテクトに重要な新機能を提供し、異なるプロジェクトメンバ間でのチームワークと連携の改善を可能にする。ＳｙｓｔｅｍＶｅｒｉｌｏｇベースのＥＤＡツールを採用した開発チームでは、生産性が向上し、短期間で高品質な設計が可能になる。本書は、ＳｙｓｔｅｍＶｅｒｉｌｏｇと将来のハードウェア設計言語の学習を始めるための絶好の書籍である。
System VerilogによるLSI設計 |
|
入門Verilog HDL記述改訂
Ｖｅｒｉｌｏｇ ＨＤＬやＶＨＤＬによる設計はもはや日常となり、ＨＤＬに代わると言われるＣ言語ベースの設計例も報告されるようになってきました。本書の初版もＶｅｒｉｌｏｇ ＨＤＬによる設計のための入門書として多くの読者に支持されてきました。本書の内容は、Ｖｅｒｉｌｏｇ ＨＤＬによる設計のれい明期に著者が会得した内容を整理し、１冊にまとめたものです。著者の主な業務が、設計から（広義の）コンサルティングに変わり、多くの設計事例や記述例を見るに至り、本書の内容にひとりよがりで思い込みの部分が少なからず目に付いてきました。そこで、半導体理工学研究センター（ＳＴＡＲＣ）が策定した「設計スタイルガイド」に準拠して、本書の記述例や解説を見直しました。 |
|
|
Verilog HDL論理合成入門
本書はＶｅｒｉｌｏｇ ＨＤＬのＲＴＬ（レジスタ・トランスファ・レベル）合成への実用的かつ有用なガイドです。論理合成可能なＶｅｒｉｌｏｇ ＨＤＬ記述例を数多く紹介します。論理合成のためにサポートされているＶｅｒｉｌｏｇ ＨＤＬ言語構文の詳細について説明します。さらに、ハードウェア構成要素をモデリングするために、論理合成可能な言語構文を集めてきて、利用例を示します。設計モデルとネットリストと間の機能ミスマッチについて、それが発生する原因を詳細に説明し、ミスマッチをどのようにして回避するか回避方法を推奨します。 |
|
ページ先頭（verilogHDL）へもどる。
Copyright © 1997-2021 ZenTech. All Rights Reserved.